作れるかどうか検討する為にVHDLを書いてみて、エラーが
出ないか試しながら検討した。
基本方針としてLRCKを加工するとジッタが発生して音が
悪くなりそうな気がするので、できればLRCKはそのまま
使うと事にする。
入力バッファを出力バッファにコピーしてシフトして出力を
考えたが、バッファの入力が2つになるのでVHDLを良く
検討する必要があり別の方法が無いか考えた。
①バッファを48ビット用意し、PD0052から信号の出ている
赤の期間だけデータを16bitシフトしながら読み込む。
②データを読み込んだら、データ読み書きを行わない緑の
期間に384fsで素早く48bitを16bitシフトする。
③データ出力は信号を出力する青の期間だけ16bitシフト
しながら出力する。
これでバッファ内は全て隣からのシフトになり、タイミングも
干渉しないはずだが、この内容をうまくVHDLに出来るかが
問題だ。